Concevoir un compteur synchrone modulo 4 (états : 00, 01, 10, 11) en utilisant des bascules JK actives sur front montant. Correction détaillée :
) est un état transitoire qui doit provoquer la remise à zéro immédiate via les entrées asynchrones Clearcap C l e a r (actives à l'état bas correspond à : .L'équation de remise à zéro est donc :
On part du schéma où Reset est actif à l’état bas (Reset = 0). Pour que toutes les bascules soient remises à zéro, il faut que la sortie de la porte NAND soit à 0, ce qui impose X = Y = 1. Les chronogrammes montrent alors les quatre sorties QA, QB, QC, QD qui défilent naturellement de 0 à 15. C’est bien un compteur modulo 16.
Le signal d'horloge ne déclenche que la première bascule. Les suivantes sont déclenchées par la sortie de la précédente. Avantage : Simplicité de câblage.
Pour approfondir ces notions et vous entraîner sur des schémas plus complexes (comme les compteurs/décompteurs bidirectionnels, les registres à décalage ou l'utilisation de circuits intégrés spécifiques comme le 74LS93 ou 74LS192), l'utilisation de fiches au format PDF s'avère très pratique.
Students of digital electronics (BTS, DUT, Licence, preparatory classes), self-taught hobbyists, and engineering technicians.
A Mod-6 asynchronous counter is built using three JK flip-flops (negative edge-triggered). 1. Draw the logic diagram. 2. Determine the binary sequence from Q2 Q1 Q0. 3. Add a reset circuit to force the counter to return to 000 after state 101. 4. Draw the complete timing diagram showing clock, Q0, Q1, Q2, and the reset pulse.
Q1+Q0+cap Q sub 1 raised to the positive power cap Q sub 0 raised to the positive power J1cap J sub 1 K1cap K sub 1 J0cap J sub 0 K0cap K sub 0 J0cap J sub 0 K0cap K sub 0 : Les colonnes montrent que
For the student, finding a high-quality PDF is akin to finding a map in a maze. It bridges the gap between the abstract equation ($Q_n+1$) and the physical reality of a blinking LED. As long as engineering programs teach digital fundamentals, the demand for these corrected exercises will remain high, serving as the essential bridge between theory and practical design.
sur l'entrée horloge des deux bascules. Relier la sortie inversée Q0¯cap Q sub 0 bar sur l'entrée D0cap D sub 0 . Envoyer les sorties Q1cap Q sub 1 Q0cap Q sub 0
D1=Q1⊕Q0bold cap D sub 1 equals bold cap Q sub 1 circled plus bold cap Q sub 0 Connecter l'horloge commune CLKcap C cap L cap K
Le format PDF est idéal pour l’apprentissage car il permet :
Le changement d'état se fait uniquement en fonction des entrées, ou sur un niveau logique d'un signal de validation (Exemple : Bascule RS).